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公司博客

网络应用的2.5D到来

面对带宽问题,网络公司正在转向转接板、HBM2 DRAM和先进ASIC技术。

当大网络公司开始开发新一级别的兆兆位路由器时,他们都来到了一个“临界点”,“临界点”概念是由The Linley Group的网络分析师Bob Wheeler提出的。

CiscoJuniperNokia, 以及其他大公司在努力从层叠印制电路板DR DRAM中取得足够带宽的同时, 已经发现了针脚数目爆炸式的增长。

网络客户现已可使用由格芯提供的全新14纳米ASIC (FX-14™) 方案,此方案提供载于硅转接板上的高带宽内存(HBM2)链接。Rambus Inc. 公司(位于森尼维尔) 与格芯工程师合作,将 Rambus PHY 整合至 FX-14 ASIC 平台,提供了令人叹为观止的 每秒2 (Tb/s) 的带宽。

“外置内存无法跟上ASIC缓冲的带宽需求,这是已预见的问题,而这就是本问题的解决办法,” Wheeler 说道。 “人们尝试尽可能地使用通用型 DRAM,但是由于针脚数目的爆发式增长,现在我们正面临着一个临界点。”

通讯类ASIC的市场大概为十亿美元,Wheeler 提到, 而路由器是十分昂贵的系统,足以支持转接板 (2.5D) 方案满足高速数据缓冲的成本。

对于层叠PCB上的DDR型DRAM来说,Wheeler 声称 “ASIC的主要问题来自针脚数。设备的针脚数甚至可高达2000。HBM的魅力在于它具备通用的接口,并且包括在封装内一体化提供,无需寻求额外的接口。”

网络以外的市场?

取决于成本是否可以降低, 2.5D (转接板)方案可用于其他应用例如数据处理、高端图像、自动驾驶车辆、人工智能和其他高带宽类方案,格芯封装研发部、业务技术营运部副总裁 Dave McCann如此说道。

向转接板技术转移在排线密度上带来了巨大的进步。对于层叠PCB方案来说,连接线和线之间的空隙为12微米,可是由于垂直过孔50微米是不可取的,大量的空间被浪费在绕过或避免垂直过孔,通常连线密度无法达到理想值。有了硅转接板的帮助,连接线及空隙可达到逻辑芯片背板的级别,约为0.8微米,格芯技术开发高级经理Walter Kocon说道。

要在PHY和HBM2内存间使用逻辑级别的排线,需要依靠包括了光刻在内的晶元级工具。由于转接板比传统芯片更大,多处区域需被拼接在一起。但是 Kocon声称现下的分档器在刻线切换能力上非常出色,在创造更大转接板的道路上也取得了长足进展。

晶元长的工具比传统层叠制程工具要更昂贵,但是回报也同样巨大-芯片上的I/O可高达约1700个。正如McCann提到的,缩小单段排线的距离可将功耗保持在可控制范围,而这是目前仍在使用的层叠序列接口无法做到的。

全方位应用无死角

“由于晶元制造技术(小于1微米)在转接板中的应用,过孔技术得以实现,0.8微米排线和间隙可以在多个层面得到实现,而从根本上来说,并没有过孔无法应用的死角。对于传统PCB来说,排线必须从ASIC引入再回到DIMM卡上,浪费了能源与时间,”McCann说道。而基于转接板的内连接在数量级上更小,设备间的距离只有数百微米,大量的平行排线密度足以支持多兆兆位级别的带宽。

可是在转接板技术上存在制造难题。 “转接板和ASIC本身的尺寸很大。首先,我们必须创造ASIC和转接板之间的接口。拓展属性的匹配是创造合适接口的关键之一。控制扭曲的设计和集成处理尤为重要。将压力均匀散布于转接板和位于其下的叠层也十分重要,否则接口将存在巨大误差。” McCann 说道。

转接板和ASIC之间十分靠近,而焊锡凸块大约为70微米,在这个前提下,控制扭曲是增加2.5D技术产量的关键因素。 “这意味着产品对于扭曲的容忍性将极为有限,” McCann 说道。被推向一起的焊锡或被向反方向拉扯的焊锡将带来链接上的问题。 “我们要求制造加工保证所有分层都为平面,但我们相信在OSAT合作伙伴的帮助下,我们可以满足这个要求。” McCann 说道。

PHY合作

PHY是另一个技术难题,这个难题已被 Rambus和格芯一同克服。 Frank Ferro是Rambus产品市场部高级主管,他解释说,HBM2 PHY是一个混合信号功能,必须针对每个制程节点进行精确设计。

“我们进行了大量的信道建模,并设计了满足各种要求的PHY。而这些都是通过合作开发完成的。我们对于整个制程进行了许多讨论,以确保设计的稳定。项目伊始,让设计成功实现,就是Rambus的(建模和信号完整性)工具和参与到设计这些PHY的所有工程师的目标。”

DDR DRAM支持72数位的带宽,而HBM2支持1024位。1024数位的信号完整性控制极具挑战性,Ferro向格芯工程师们寻求帮助,指望于他们从IBM微电子部门带来的高速信号经验。

当被问及2.5D方案是否将占领整个行业的高速部分,Ferro称这将取决于制造的产量以及HBM2 DRAM的成本减少。 “2.5D 必须经由大批量制造的考验。这是硅技术中极大的一部分,扭曲必须得到控制。”

Tad Wilder是格芯技术员工的高级成员, 他声称2兆兆位每秒的带宽“对于单一核心来说是令人叹为观止的。而总共可放置4块HBM2 PHY的芯片,将为ASIC设计者带来前所未有的8兆兆位每秒的带宽,并具备低功耗低延迟DRAM。”他补充道14纳米 HBM PHY “是我们为ASIC生产过最大的核心,其包含15000外置针脚可接至内存控制器、1700外置针脚可接至转接板各层DRAM的基本晶体。”

每一层DRAM都包含一个基础晶体,与ASIC的HBM2 PHY以及另外高达8个不同叠层的基础晶体进行沟通,链接通过数千个垂直硅过孔(TSV)实现。每层HBM DRAM的总内存可高达32GB。为了减少1000个输入输出开关的噪音信号,ASIC HBM2 PHY可以利用8个128数位信号通道的完全独立性,并通过对每个信号通道的相应时序控制调整来实现。

Linley Group分析师 Wheeler见证了HBM2标准建立所带来的趋势。Hynix是最初的发起者,可是 Wheeler说 Samsung已具备自己的HBM2并愈发强势。由于方案的成本大部分来自于HBM2内存,多个HBM2供应商间将展开激烈竞争,提高产量、降低成本并优化性能。

当被问及是否认为2.5D方案将进一步普及,McCann说 “这是本时代一个非常伟大的技术,并能带来巨大的回报。问题是,我们是否能降低成本并提高产量?”

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Dave Lammers

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